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FinFET工藝制造流程詳解
點擊量：5716 日期：2025-05-23 編輯：硅時代
FinFET的制造流程與傳統(tǒng)平面CMOS工藝存在顯著差異，核心在于三維Fin結構的形成與高精度工藝控制。以下以主流的Bulk FinFET工藝為例，結合5nm及以下先進節(jié)點的技術演進，詳細拆解關鍵步驟及技術細節(jié)：
1. 襯底準備與初始結構
襯底選擇：采用輕摻雜p型硅（電阻率1-10 Ω·cm），或應變硅（SSOI）以提升遷移率。
緩沖層生長：通過熱氧化生成1-2nm SiO?界面層，降低后續(xù)刻蝕對硅襯底的損傷。
硬掩模沉積：
材料選擇：雙層堆疊結構（如SiO?/SiNx，厚度20nm/50nm），用于后續(xù)Fin圖案轉移。
沉積工藝：低壓化學氣相沉積（LPCVD）確保膜厚均勻性（±1%）。
2. Fin結構成形
(關鍵技術：多重圖形化與高深寬比刻蝕)
光刻與SADP/SAQP：
光刻膠涂布：采用旋涂工藝形成厚度80-100nm的光刻膠（如ArF光刻膠，分辨率≤40nm）。
雙重/四重圖形化：
SADP（自對準雙重曝光）：用于16nm-10nm節(jié)點，F(xiàn)in pitch 45-30nm。
SAQP（自對準四重曝光）：用于7nm及以下節(jié)點，F(xiàn)in pitch縮至20-14nm（需結合EUV光刻優(yōu)化）。
側墻形成：通過原子層沉積（ALD）生成SiN側墻（厚度5-10nm），確保線寬一致性（CDU≤1nm）。
Fin刻蝕：
干法刻蝕工藝：
Bosch工藝：交替進行SF?刻蝕與C?F?鈍化，實現(xiàn)高深寬比（HAR>5:1）Fin結構。
關鍵參數(shù)：Fin高度30-60nm（3nm節(jié)點達60nm），寬度5-8nm，側壁角度>88°。
損傷控制：采用低溫刻蝕（-20℃）減少硅晶格損傷，表面粗糙度（RMS）<0.3nm。
Fin形貌優(yōu)化：
濕法清洗：使用稀釋HF（DHF）去除刻蝕殘留物，避免Fin根部缺陷。
退火處理：快速熱退火（RTA，1050℃/1s）修復刻蝕引起的晶格損傷。
3. 阱區(qū)與隔離結構（STI）
阱注入（Well Implantation）：
先阱工藝：在Fin成形前完成阱區(qū)注入（如B?注入p-well，劑量1e13 cm?2，能量30keV）。
后阱工藝：通過離子注入掩模（如SiON硬掩模）選擇性注入，確保阱區(qū)與Fin對準精度（±2nm）。
淺槽隔離（STI）：
高密度等離子體氧化（HDP-CVD）：沉積SiO?填充Fin間隙，避免空洞（Void-Free填充要求間隙<10nm）。
化學機械拋光（CMP）：采用SiO?拋光液（pH=10-11），F(xiàn)in高度均勻性控制在±1nm以內(nèi)。
回刻工藝（Etch Back）：干法刻蝕調(diào)整STI高度，暴露Fin頂部（保留Fin高度70%-80%）。
4. 柵極工程（后柵工藝，Gate-Last）
(核心挑戰(zhàn)：高κ介質與金屬柵集成)
假柵（Dummy Gate）形成：
多晶硅沉積：LPCVD沉積非晶硅（厚度50-80nm），經(jīng)退火晶化為多晶硅。
柵極圖案化：EUV光刻（13.5nm波長）定義柵長（Lg=12-16nm@5nm節(jié)點），線寬粗糙度（LWR）<1.5nm。
源漏外延（Epitaxy）：
選擇性外延生長（SEG）：
PMOS：嵌入SiGe（Ge含量25%-40%），引入單軸壓應力，空穴遷移率提升50%。
NMOS：嵌入SiC（C含量1%-2%）或SiP，引入拉應力，電子遷移率提升30%。
原位摻雜：B（PMOS）或As（NMOS），濃度1e20-5e20 cm?3，降低接觸電阻。
高κ金屬柵（HKMG）集成：
假柵移除：
干法刻蝕：Cl?/HBr等離子體刻蝕多晶硅，選擇性>100:1（避免損傷Fin）。
界面層處理：采用臭氧氧化生成0.5-1nm SiO?界面層（等效氧化物厚度EOT≈0.3nm）。
高κ介質沉積：
ALD HfO?：厚度2-3nm（k≈25），漏電流較SiO?降低3個量級（<1e-3 A/cm2@1V）。
界面優(yōu)化：氮等離子體處理（N?/H?，400℃）降低氧空位密度至<1e11 cm?2。
金屬柵堆疊：
功函數(shù)層（WFM）：TiN（PMOS，WF≈4.7eV）與TiAlC（NMOS，WF≈4.2eV）雙金屬層。
填充金屬：ALD W或Co（電阻率<10μΩ·cm），避免空隙（Void-Free填充）。
5. 互連與后端工藝（BEOL）
接觸孔（Contact）形成：
自對準硅化物（Salicide）：NiPt合金（厚度10nm），退火形成低阻NiSi（Rc<20Ω·μm）。
雙重大馬士革工藝：
介電層：超低k材料（如SiCOH，k=2.4-2.7）降低寄生電容。
金屬填充：物理氣相沉積（PVD）TaN/Ta擴散阻擋層+Cu電鍍（5nm節(jié)點引入Co互連）。
多層金屬化（10-15層）：
EUV光刻：定義最小金屬節(jié)距（MP=28nm@5nm節(jié)點），通孔直徑<20nm。
氣隙（Air Gap）技術：在密集布線區(qū)引入空氣介電（k≈1），電容降低30%。
6. 先進工藝演進（3nm及以下節(jié)點）
Fin結構優(yōu)化：
Super Fin（Intel）：鰭高增至70nm，側壁曲率優(yōu)化，驅動電流提升18%。
Forksheet FET（imec）：N/P MOS Fin由介電墻隔離，標準單元面積縮減20%。
環(huán)柵（GAA）過渡：
納米片（Nanosheet）：臺積電N3工藝，堆疊3-4層Si納米片（厚度5nm），柵極全環(huán)繞。
CFET（互補FET）：垂直堆疊NMOS與PMOS，邏輯單元密度翻倍。
工藝挑戰(zhàn)與解決方案
FinFET工藝的制造流程高度依賴先進光刻、原子級沉積/刻蝕與材料創(chuàng)新。從Fin成形到GAA結構的演進，技術節(jié)點每推進一代，需突破至少3項關鍵工藝瓶頸（如EUV套刻精度、原子級摻雜控制等）。未來，F(xiàn)inFET將與GAA納米片協(xié)同，持續(xù)推動摩爾定律至1nm以下時代。
公安備案號：蘇公網(wǎng)安備32059002006658號
微特云辦公系統(tǒng) 微納制造 MEMS設計
